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Aufbau und Struktur digitaler Rechenanlagen



Aufbau und Struktur digitaler Rechenanlagen

1.      Einführung

1.1.     Rechenarchitektur: Begriffserklärung und Definition

1.2.     Teilbereiche und Ebenen der Rechenarchitekturen

Teilbereiche: Struktur, Organisation, Implementierung, Leistung

Ebenen: Globale Systeme / Maschinenbefehlsebene / Mikroarchitekturebene

1.3.     Wechselwirkung zu anderen Disziplinen

Betriebssysteme, Hardware - Entwurf, Comilerbau / Softwaretechnik, Software Entwurf

1.4.     Aufgabe der Rechenarchitektur

1.5.     Ziele der Rechenarchitekturen

2.      Der klassische Universalrechner nach von Neumann

2.1.     Grundbestandteile und Struktur eines von Neumann-Rechners

2.2.     CPU - Bestandteile u. Struktur

2.3.     Arbeitsweise der CPU

Von - Neumann Rechner 1. (SISD), 2. Speicher kontextabhängig, 3. D/B in gleichen Speicher

2.4.     Speicher

 Folge von addressierbaren Zellen

2.5.     Busse

 (MAR / MBR), (Adreßbus / Datenbus), Steuerleitung, Speicherbus, E/A Bus

2.6.     I/O Einheit, Interrupt

3.      Das Rechenwerk

3.1.     Addierer

·         Halbaddierer

·         Volladdierer

·         Parallele Datenübertragungslogik

·         BCD-Zahlen

3.2.     Subtraktion

3.3.     Addition / Subtraktion von Fließkommazahlen

4.      Leistungsbewertung von Rechnern

4.1.     Warum ?

4.2.     Leistungsbewertung

CPI -Leistung

CPU -Performance

1/Durchsatz=Ausführungszeit/Programm=NIT+CPI+CCT

NIT

CCT

MFLOPS =Gleitkommeroperation /Ausführungszeit

4.3.     Speicher - System

·         Bewertungsmodell

Speicherbreite = max. Durchsatzrate

1/ Leistung SBV =CPI*CCT+(Speicherbedarf [S]*Speicherzugriffszeit [TS])

CISC - Prozessor S=8,6 Bytes/Befehl   

RISC - Prozessor S=4 Bytes/Befehl

Speicherbandbreite [ Bytes / S ]= Leistung [INSTR / S] / S


·         Adreßpipelining

Überlappen von Adressen- und Datenbereitstellung (EDO-RAM)

·         Burstmodus

Adresse wird in Cache abgelegt, CPU ließt automatisch die nächsten 4 Bytes in Cache

·         Interleave Memory

·         Speicherverschränkung / paralleles Banking

·         Getrennte Busse für Befehle und Daten

·         Caches zwischen Prozessor und HS

4.4.     Effizienz von Parallelrechnern

SPEEDUP

MIMD ( MULTI INSTRUCTION MULTI  DATA)

SIMD ( SINGLE INSTRUCTION MULTI  DATA)

SN= Zeit für serielles Programm / paralleles Programm

4.5.     Programmabhängiges Leistungsmodell

TPROG=NIT*CPI*CCT

4.6.     Leistungsmessung durch Benchmarkprogramme

·         WHETSTONE

·         DRYSTONE

·         LINPACK

·         SPEC - BENCHMARKS

·         Weitere Benchmarks

4.7.     Evalution, Modelling und Simulation von Rechnern

·         Hard - und Softwaremonitore

·         Simulationen und verkehrstheoretisches Modell

5.      Steuerwerk und Mikroprogrammierung

5.1.     Aufgaben des Steuerwerkes und prinzipieller Befehlsaufbau

5.2.     Adressierungsmodi

·     Registerstruktur, Befehlsstruktur und Adressierungsarten des Motorola 68020










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